Glossar Prozessor Architektur

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Assoziativ: Bei dieser Art von mathematischer Verknüpfung ist die Reihenfolge der Ausführung egal.

Cisc: Die Abkürzung steht für „Complex Instruction Set Computing“, also dem Rechnen mit einem komplexen Befehlssatz. Der Vorteil: Die Einzelbefehle können sehr mächtig und spezialisiert sein. Der Nachteil: Der Decodier-Aufwand ist recht hoch, so dass die Befehle langsamer ausgeführt werden (siehe auch Risc).

Compiler: Allgemein formuliert ist ein Compiler eine Übersetzungs-Software, die eine Quellsprache in eine Zielsprache umwandelt. Bei x86-Prozessoren übersetzt der Compiler den Programmcode in die Maschinensprache aus Nullen und Einsen.

Decoder: Diese CPU-Einheit zerlegt die x86-Befehle in einfach zu handhabende Kommandos fester Länge – die Micro-Ops. Fließkomma(zahl): Die rechnerische Annäherung an eine reelle Zahl, die mathematisch korrekte Bezeichnung lautet Gleitkomma(zahl).

Hyperthreading: Diese Technik verwandelt einen Ein-Kern-Prozessor in eine virtuelle Zwei-Kern-CPU, um die Rechenwerke bei Parallelberechnungen besser auszulasten. Intel hat sie mit der Prescott-Revision des Pentium 4 eingeführt. Integer: Der Begriff bezeichnet das Rechnen mit ganzzahligen Werten.

Micro-Ops: Moderne PC-Prozessoren zerlegen die komplexen x86-Befehle via Decoder in einfach zu handhabende Kommandos fester Länge. Intel nennt diese Risc-ähnlichen Befehle Micro-Ops, bei AMD heißen sie Macro-Ops. Damit bezeichnet Intel wiederum das Verschmelzen von zwei Micro-Ops.

Risc: Im Gegensatz zu CISC verzichtet das „Reduced Instruction Set Computing“ auf komplexe Befehle, um den Decodier-Aufwand so gering wie möglich zu halten, und kann so simple Rechenoperationen sehr schnell ausführen. Scheduler: Diese CPU-Einheit sortiert die Micro-Ops und verteilt sie dynamisch auf die Ausführungseinheiten.

SIMD: Die erstmals bei Supercomputern eingeführte Technik „Single Instruction Multiple Data“ bezeichnet einen Befehlsaufruf, bei dem sich mehrere ähnliche Datensätze gleichzeitig bearbeiten lassen.

Superskalar: Diese Micro-CPU-Architektur führt mittels einer Befehls-Pipeline mehrere Instruktionen pro Takt parallel aus. Ein Scheduler verteilt dabei die eingehenden Befehle dynamisch an die parallel arbeitenden Ausführungseinheiten.